France, La Wantzenau
179km
... / outputs 4 * 24V PNP inputs / outputs for options (currently without function). Transmission width 9 to 26 data bits. See also chapter « 6.2.3. DIP Switch S1 : Switch 5 – 7 (Number of SSI data bits) ». Cycle time synchronous to the SSI master reading: approx. 80μsec – 150μsec depending on the set master clock frequency or externally by clock reaching at slave output 1 or 2 or by the adjacent clock in listening mode at the master input (DIP switch S1: Switch 1 + 2).
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